降低FPGA的设计功耗协调和平衡艺术[2]

  除常规的可重配置逻辑外，FPGA正不断集成更多的专用电路。最先进的PLD就集成了专门的乘法器、DSP模块、可变容量RAM模块以及闪存等，这些专用电路为FPGA提供了更加高效的功能。总体上看，采用这些模块节约了常规逻辑资源并增加了系统执行的速度，同时可以减少系统功耗。因此更高的逻辑效率也意味着能够实现更小的器件设计，并进一步降低静态功耗和系统成本。

  不同供应商所提供的IP内核对于低功耗所起的作用各有侧重。选择正确的内核对高效设计至关重要，有的产品将注意力集中在空间、性能和功耗的平衡上。某些供应商提供的IP内核具有多种配置（如Altera的Nios II嵌入式处理器内核采用快速、标准和经济等三种版本），用户可根据自己的设计进行选择。例如，如果一个处理器在同一个存储分区中进行多个不同调用，则采用带板载缓存的Nios II/f就比从片外存储器访问数据的解决方案节约更多功耗。

  如果用户能够从多种I/O标准中进行选择，则低压和无端接（non-terminated）标准通常利于降低功耗，任何电压的降低都会对功耗产生平方的效果。静态功耗对于接口标准特别重要，当I/O缓冲器驱动一个高电平信号时，该I/O为外部端接电阻提供电压源；而当其驱动低电平信号时，芯片所消耗的功率则来自外部电压。差分I/O标准（如典型值为350 mV的低开关电压LVDS）可提供更低的功耗、更佳的噪声边缘、更小的电磁干扰以及更佳的整体性能。 function ImgZoom（Id）//重新设置图片大小 防止撑破表格 {var w = $（Id）。width; var m = 650;}

 软件

  利用FPGA的结构来降低功耗还有赖于所使用的软件工具。用户可以从众多综合工具经销商那里进行选择，那些能够使用专用模块电路并智能地设计逻辑功能的综合工具，将有助于用户降低动态功耗。此外，根据自己的设计，用户可以尝试以面积驱动来替代时序驱动的综合，以降低逻辑电平。不同综合工具的选项有所差别，因此应当了解哪个“开关”或“按钮”是必需的。同样重要的还有布局与布线工具，一旦用户选择了某种特殊的FPGA，他就必须采用该供应商的布局布线工具。由于互连会潜在地增加功耗，因而仔细进行布局规划和设计尤为重要。即便设计不需要很快完成，设计者也希望尽可能地加快进度。诸如Altera LogicLock之类的工具所增加的设计功能可使用户在器件定制区域内进行逻辑分组布局，因而一旦用户找到一种高效布局，就能很快改编为他用。 

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