基于ADSP21160的数字信号处理系统设计[2]

  DSP主模块设计

  时钟驱动：ADSP21160需要外部时钟驱动，故外接时钟是必不可少的。其内部特有的锁相环设置可以将内部的运算频率倍频至外部时钟频率的2、3或4倍，较高的核时钟频率为80MHz。这样，就可以在外部频率（数据传输频率）较低的情况下，实现内核处理器的高速运行。

  在本系统中，为了提高系统的高频炕干扰能力及降低系统的设计难度，在对系统运行速度影响不大的情况下（由于系统的主要耗时集中在矩阵的处理运算上，数据传输相对而言只占其全部运行时间的几十分之一），外部选择了20MHz的驱动时钟，再设置内部锁相环为外部时钟的4倍，实现其内部的高速运算。

  程序加载：ADSP21160需要外接一个14针的JTAG接口，通过使用ADI公司提供的ICE仿真器，从计算机下载编制好的用户程序，装入ADSP21160的内部存储器或外接FLASH中。

  外部器件选通：ADSP21160配置了/MS3~/MS0四个外部引脚，用于外部器件的选通。在同一时间，只其中允许一个有效（低电平）。这些引脚分别连接于FLASH、SRAM、并串转换芯片（ST16C550）的使能端，用于选通这些部件以及用于与外部接收机的数据通信。CPLD由于关系到数个器件的逻辑功能，故长期处于工作状态（使能端直接接地）。

  FLASH加载及外扩存储器模块设计

  FLASH加载模块：为了系统能够在上电后自动运行，为ADSP21160配置了外接FLASH。按照ADSP21160的用户手册，8位FLASH的数据线接DSP数据线的32_39位，地址线必须从ADDR0开始与ADSP21160相应地地址位直接连接。ADSP21160采用EPROM启动模式，用/BMS和/MS0相与后连接于FLASH的使能端。

  图1 系统的整体框图

  外扩存储器模块：ADSP21160是高性能的32位浮点处理器，对外最多可使用64位的数据总线。考虑到系统的精度要求及内部数据的处理模式，本系统对外只使用了32位的数据总线。这样，在外扩存储器的选择上，考虑到价格等因素，选用了两块256K×16位的SRAM并联构成32位的外扩存储器，如图2所示。

  图2 ADSP21160与SRAM的连接

  在地址线的连接上，和一般的接法梢有不同。由于ADSP21160规定，对外部空间的寻址，其奇地址通过低32位数据线传递；偶地址通过高32位数据线传递。考虑到在FLASH的连接上使用了DSP数据线的32_39位，为了简化今后PCB板的布线及充分利用SRAM的存储空间，在设计中，将ADSP21160的ADDR0的引脚悬空，将其ADDR1引脚与SRAM的addr0管脚相连，ADDR2与addr1相连，以下顺次连接。

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