PXA270的电池充电及电量计量模块设计[2]

  每个周期分频N+10-n.X，其电路双模前置小数分频器电路由÷N/N+1双模分频器、控制计数器和控制逻辑3部分组成。当a点电平为1时，进行÷N分频；当a点电平为0时进行÷N+1分频。适当设计控制逻辑，使在10n个分频周期中分频器有X次进行÷N+1分频，这样，当从fo输出10n个脉冲时，在fi处输入了X.（N+1）+（10n-X）。N个脉冲，也就是10n.N+X个脉冲，其原理如图1所示。

  3 小数分频器的Verilog-HDL设计

  现通过设计一个分频系数为8.7的分频器来给出使用VerilogHDL语言设计数字逻辑电路的一般设计方法。这里使用÷8／9双模前置分频器，按照前面的分析，可以通过计数器计数先做3次8分频，后做7次9分频，即可得到平均分频系数8.7。由于从N分频切换到N+1分频和从N+1分频切换到N分频都会产生一个随时间增长的相位移，如果简单的先进行3次8分频后做7次9分频将会产生很大的相位波动。考虑到该小数分频器要进行多次8分频和9分频，那么就设法将两种分频混合均匀，这种“均匀”工作是通过计数器来完成的，在这里只讨论一位小数的情况，下面简要介绍这种混合的方法：

  每进行一次分频，计数值为10减去分频系数的小数部分，各次计数值累加。若累加结果小于10，则进行N+1分频，若大于10或等于10，则进行N分频。该例中计数值为（10－7）＝3，前3次累加结果都小于10，所以为9分频，第四次累加结果为12，则去掉十位数后累加结果变为2，同时进行8分频，表1给出了该分频器的分频过程。

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